如何提高使用嵌入式Block RAM(EBR)的FPGA设计的性能?

很多时候,包含嵌入式Block RAM(EBR)的FPGA设计不符合系统性能要求。

  • 以下是使用EBR改善设计性能的一些建议。
  • EBR周围可能存在大量逻辑。
  • 检查您的HDL源代码并尝试减少EBR周围的逻辑数量。
  • 可以使用逻辑的不同HDL表示来获得相同的功能。
  • 可能是合成工具未被优化以推断EBR的逻辑。
花一些时间来审查综合工具创建的逻辑实现以及综合工具创建的设备特定实现。。可能需要更改HDL代码或应用合成约束以实现最佳合成结果。 。到/来自EBR的路由延迟有时大于/来自逻辑块(PFU / PFF)。。延迟越大,系统性能越低。。可能需要在FPGA映射器上应用约束,并放置和路由引擎以将EBR和PFU / PFF资源放在一起。。这是使用PGROUP和UGROUP首选项完成的。 。大多数莱迪思FPGA中的EBR存储器在地址总线上都有输入寄存器,但提供了启用或禁用EBR数据输出上的寄存器的选项。。从地址有效到数据输出以及路由和设置的数据传播时间可能超过系统要求。。通过启用EBR上的输出寄存器并添加流水线级来补偿寄存器的添加,可以提高整体系统性能。。到EBR附加输出寄存器的数据有效时间的地址比PFU / PFF中的等效结构好得多。 。可能是EBR不需要实际以设计中的最高时钟速率运行。。如果EBR不在关键路径中,请考虑添加MULTICYCLE首选项。 。MULTICYCLE首选项将时钟放宽到数据传播所需的时钟时间。
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提问于 2018-07-27 11:16:59 +0800

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