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FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V,不知道何意。

如下图,FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V,不知道何意。不是应该悬空或者接地吗?

FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V?

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评论

我之前也不明白这个问题,谢谢你的解答。

ganh 头像ganh ( 2017-09-04 21:37:03 +0800 )编辑
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