FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V,不知道何意。
如下图,FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V,不知道何意。不是应该悬空或者接地吗?
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已提问: 2017-09-04 17:03:41 +0800
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最后更新: Jan 06 '18
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