FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V，不知道何意。

如下图，FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V，不知道何意。不是应该悬空或者接地吗？

FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V？

ii1397
709 ●31 ●53 ●74

1 回答

排序依据» 按最早加入最新问题最有价值的问题

答案登陆可见 做站不容易，小伙伴支持一下我们吧！

wuzhihua2
492 ●24 ●37 ●55

我之前也不明白这个问题，谢谢你的解答。

ganh ( 2017-09-04 21:37:03 +0800 )编辑

1 follower

已提问: 2017-09-04 17:03:41 +0800

已查看: 106 次

最后更新: Jan 06 '18

here is how