FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V，不知道何意。

如下图，FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V，不知道何意。不是应该悬空或者接地吗？

FPGA 连DDR3存储器时为什么与DDR3在同一bank上不用的IO口也连接了1.5V？

ii1397
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1 回答

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wuzhihua2
492 ●16 ●31 ●51

我之前也不明白这个问题，谢谢你的解答。

ganh ( 2017-09-04 21:37:03 +0800 )编辑

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已提问: 2017-09-04 17:03:41 +0800

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最后更新: Jan 06 '18

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