基于莱迪思SERDES的FPGA具有两个用于SERDES的参考时钟源。 SERDES的专用时钟输入源和FPGA参考时钟源之间是否有任何差异?

基于Lattice SERDES的FPGA产品(如LatticeECP3和LatticeSC)通常为SERDES提供两种参考时钟源选择。

一个是SERDES / PCS模块的专用输入(通常是差分CML输入引脚),另一个来自FPGA架构(通常来自主时钟脊柱)。

该选项为用户提供了系统设计和实现的灵活性。。来自FPGA架构的参考时钟源可以来自通用FPGA单端输入或差分LVDS或LVPECL输入,也可来自PLL或时钟分频器,甚至来自FPGA逻辑生成的门控时钟。。因此,它确实为用户提供了更多的时钟操作灵活性。。因此,由于此时钟可与可能共享其他时钟域的其他FPGA云逻辑共享,因此其系统性能结果会产生比专用CML参考时钟端口更高的抖动级别。。当然,专用的CML输入参考时钟引脚可以产生最佳的系统时钟质量,从而获得可能的系统性能结果。。请注意,使用专用CML输入参考时钟的权衡是系统灵活性和每个系统要求的固定频率。。任何时钟分频或乘法都必须在FPGA器件外部完成。
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提问于 2018-07-27 11:13:30 +0800

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