当LATICEFPGA PLL输入时钟是扩频时钟(SSC)时,是通过PLL实现SSC通过还是通过PLL滤波?

由于锁相环的调制频率远低于锁相环的带宽(2-4 MHz),所以锁相环通过SSC输入到输出。这个答案仅适用于工业标准扩频时钟,调制速率在30kHz~33 kHz之间,调制频率范围为0~0.5%。γ
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提问于 2018-07-27 11:13:18 +0800

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