在低延迟CPRI(公共公共无线电接口)IP(知识产权)核心中使用的PCS(物理编码子层)中的FIFO桥吗?

LATECIECP3支持CPRI(公共公共无线电接口)低延时模式操作,绕过SerDe/PC中的FIFO桥。条件是,操作在全同步模式下,数据由同一系统时钟从SERDES / PCS切换到FPGA织物。为了最小化延迟变化因素,PCS中的FIFO桥被绕过,使得系统中的PCS和FPGA织物之间有固定的时序关系。因此,可以实现低延迟变化操作。
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提问于 2018-07-27 11:13:06 +0800

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