为什么我的计时报告显示一个负边沿时钟被使用,但我没有使用一个在我的设计?

如果你的设计有一个状态机,并且在你的状态机设计代码中使用了“简化编码指令安全”,则可以将负边缘时钟添加到设计中。安全属性将添加逻辑,使得如果状态机应该达到无效状态,它将被迫重新运行。当SypI化工具检测到一个无效状态时,它将实例化两个寄存器:
状态非法管道1

状态寄存器2。
寄存器“STATEILILALL PIPE1”设置在上升时钟边沿上。在时钟的下降沿上,设置了寄存器“{StisteILLIPALPIPE2”)。这就是为什么你在计时分析报告中观察时钟负边沿的原因。它在设计时序中引起最小或没有变化。这种行为在SypLIST应用注意到“设计安全VHDL状态机”中描述。
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提问于 2018-07-27 11:10:04 +0800

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