在模拟LtECeCp2锁相环时如何避免问题?

LPLECIECP2 PLL仿真模型需要基于反馈时钟的延迟和PLL中所有时钟的周期来进行计算。这些计算需要高精度以避免舍入误差,这可能导致模型不能准确地表示实际设备中PLL的行为。为了达到高精度,将模拟环境的时间刻度设置为1 ps。

在某些情况下,舍入误差会由于负延迟计算而在模拟器中产生误差。

在ALDEC的主动HDL模拟器中,可以用“-T-PS”选项在ASIM命令行上设置分辨率。

在MIDTECK的MTI模拟器中,可以在VSIM命令行上设置“-T-PS”选项。

ECP2锁相环的正确时间刻度为PS。

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提问于 2018-07-27 11:09:34 +0800

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