9.2i EDK - “错误:MDT - 从TCL程序发出”:: hw_clock_generator_v1_00_a :: gen_clock_circuit“”

问题描述

运行使用Base System Builder构建的设计时,会发生以下错误:

“错误:MDT - 从TCL程序发布

“:: hw_clock_generator_v1_00_a :: gen_clock_circuit”第12行

C_NUM_DCM(clock_generator) -

无法生成时钟电路!

错误:MDT - IPNAME:clock_generator INSTANCE:clock_generator_0 -

C:\ EDK \ HW \ XilinxProcessorIPLib \ pcores \ clock_generator_v1_00_a \数据\ clock_generator_v2_1_0。

mpd第34行 - 使用C_NUM_DCM的错误计算覆盖值

TCL“。

解决/修复方法

此问题是由设计的总线频率设置引起的。当总线频率设置为150 MHz或37.5 MHz时,会发生此错误。

此问题已在最新的EDK 9.2i Service Pack中修复,可从以下位置获得:

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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提问于 2018-08-18 20:50:42 +0800

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