用于PCI-X的LogiCORE Initiator / Target v6.5 - 9.2i IP Update 2的发行说明和已知问题(9.2i_IP2)

问题描述

本发行说明和已知问题答复记录适用于9.2i IP Update 2中发布的用于PCI-X的LogiCORE Initiator / Target v6.5,并包含以下信息:

- 一般信息

- 新功能

- Bug修复

- 已知的问题

有关安装说明,一般CORE Generator已知问题和设计工具要求,请参阅(Xilinx答复29185)

解决/修复方法

一般信息

LogiCORE PCI v6.5仅支持Virtex-5和更新的架构。对于所有其他器件,请使用v5.164 PCI-X Core。有关此内核的更多信息,请参阅(Xilinx答复29473)

新功能

- ISE 9.2i SP3软件支持

- X5VSX95T支持

已解决的问题

- Virtex-5引脚排列与标准插入式连接器的顺序相反

- 版本固定:6.5

- CR 444730:“错误:时序:3369 - 在Virtex-5 PCI-X 133 MHz模式下,CMB'XPCI_WRAP / XPCI_PLL'的配置内部频率超过最大频率1000.000000 MHz”

- 版本固定:6.5

- CR 447192:已调整PLL模块上的CLKFBOUT_MULT和CLKOUT0_DIVIDE约束以降低最大内部频率。

已知的问题

以下是此核心在发布时v6.5的已知问题:

- 没有

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提问于 2018-08-18 20:49:28 +0800

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