9.2i EDK,MPMC v3.00a - 错误:IO时钟网络“delayed_dqs <0>”无法布线到组件“u_iserdes_dq”

问题描述

当我尝试实现Virtex-5 DDR MPMC设计时发生以下错误:

“IO Clock Net”i_mpmc2 / mpmc2_core_0 / gen_v5_phy_top.gen_ddr_phy.mpmc2_phy_if_0 / u_phy_io / delayed_dqs <3>“

无法布线到组件“i_mpmc2 / mpmc2_core_0 / gen_v5_phy_top.gen_ddr_phy.mpmc2_phy_if_0 / u_phy_io / gen_dq [26] .u_iob_dq / u_iserdes_dq”(置于时钟区域“CLOCKREGION_X0Y0”),

因为它离源BUFIO太远了

“i_mpmc2 / mpmc2_core_0 / gen_v5_phy_top.gen_ddr_phy.mpmc2_phy_if_0 / u_phy_io / gen_dqs [3] .gen_phy_dqs_iob_gate.u_iob_dqs / u_bufio_dqs”

(放置在时钟区域“CLOCKREGION_X0Y1”)。

这种情况可能是由用户约束或设计的复杂性引起的。正确约束与区域时钟相关的组件可以指导工具找到解决方案。“

我该如何解决这个问题?

解决/修复方法

如果未将MIG放置约束导入EDK“system.ucf”,则使用MIG PHY连接到DDR外部存储器的Virtex-5设计将遇到此问题。 “convert_ucf.pl”脚本现在将重命名Virtex-5 DDR约束,MPMC数据表现在详细说明了导入MIG UCF的流程。

包含此修复程序的第一个版本是EDK 9.2i,Service Pack 1。

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提问于 2018-08-18 20:46:37 +0800

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