您建议使用DeltEcP3设备减少或消除DDR3接口实现中的SSO噪声相关问题吗?

下面是DDR3接口实现的一般SSO(同时交换输出)考虑和指南:

  • 需要适当的终止以最小化SSO影响。随着次优终止,SSO噪声会加剧,因为信号能量没有位置可进入,但进入电源或接地平面。遵循指定的DDR3终止指南LATECIECP3高速I/O接口——TN1180.
  • 写水准是减少单点登录的最好方法。如果应用程序使用DDR3 DIMM,请确保在核心生成期间打开写找平选项。写均衡将时域中的DQS/DQ到达时间扩展到FPGA,这基本上分散了噪声,使其峰值噪声水平大大降低。
  • 检查你的摆率和驱动强度设置。当使用慢摆和8mA的SSTL15驱动强度为8mA时,与快摆和10mA相比,它会产生较少的SSO量。
  • 当测量SSO噪声时,检查VCCIO上的噪声。如果在VCCIO上看到相同或相似的噪声模式,这可能是噪声的一个原因。如果你看到同样的噪音,伪功率将是有益的。使用伪功率焊盘有助于显著降低SSO。这将是抑制SSO噪声的有效方法。如果在DDR3银行中有未使用的I/O焊盘,通过将它们连接到PCB上的VCCIO电源和GND源,使它们成为伪VCCIO和GND焊盘。然后将它们设置为具有最高驱动强度的驱动高输出。你可以为他们设置SSTL1510MA输出。它们将提供更多的VCCIO功率和稳定的接地,并降低SSO噪声。建议将超过2/3的伪功率焊盘连接到VCCIO。
  • 在银行中尽可能多地散布数据DQS组垫。如果在银行中有7个DQS组,并且想要实现32位DDR3,例如,将它们分配给“D、X、D、X、D、X、D”将比连续的PAD分配(如X、X、D、D、D、D、X)具有显著更低的SSO影响。(X:非数据DQS,D:数据DQS)
  • 如果在地址和控制信号上出现SSO噪声,则在地址/命令行上使用串联终端电阻将有助于降低SSO。建议使用22欧姆或更小的值。
  • 从切换DQ信号分离地址和命令信号到不同的银行也是降低SSO的好方法。
  • 探针测量也是由于接地环路和平面谐振增加的噪声的一个重要因素。确保探头的接地导线尽可能短,最好小于1/2英寸。
  • 充分考虑PCB布局是至关重要的,以尽量减少系统的SSO影响。遵循通常已知的高速PCB实施准则。
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提问于 2018-07-27 10:58:10 +0800

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