9.2i EDK SP2 - plbv46_plbv46_bridge_v1_00_a,当通过Plb2plb桥写入UART时,PowerPC挂起“eieio”

问题描述

在第一次写入“uart_lite”发送FIFO之后,来自plbv46_plbv46_bridge的“Sl_Mbusy”信号持续为高,因此,处理器不继续写入。

解决/修复方法

已针对“plbv46_plbv46_bridge_v1_00_a”修复此问题,并在EDK 9.2i Service Pack 2中提供:

http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp

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提问于 2018-08-18 20:43:25 +0800

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