当每一侧只有一个DQSDLL时,如何在LaTeCeCp3的一侧实现多个DDR2/3内存接口?

LaTiCeCp3器件每一侧具有一个DQSDL。DQSDLL有一个称为UDDCNTLN的输入端口,允许它的DLL代码值(DQSDL输出)在它被声明为Low时被更新。更新的代码值用于生成DDR写入和读取操作的精确PVT(过程电压-温度)补偿延迟,而UDDCNTLN被高估。内存控制器必须适当地控制UDDCNTLN以利用PVT补偿DDR写入和读取操作。只有当内存控制器不执行任何DDR读写操作时,UDDCNTLN必须激活,才能避免DLL代码动态变化引起的数据损坏。当在左侧或右侧实现多个DDR3内存接口时,必须共享同一侧的DQSDLL,以便所有控制器都可以使用PVT补偿。如果DDR2/3内存控制器有一个活跃的低DLL更新控制输出信号,并且您想要实现。在同一侧的内存控制器数,每个内存控制器输出可以连接到一个N输入或门输入,并且OR门输出连接到DQSDLL的UDDCNTLN输入。如果DDR2/3内存控制器有一个活跃的高DLL更新控制输出信号,并且你想要IM。PLN N个存储器控制器在同一侧,每个存储器控制器输出可以连接到N输入与非门输入,并且NAND门输出连接到DQSDLL的UDDCNTLN输入。
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提问于 2018-07-27 10:57:05 +0800

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