LogiCORE SPI-4.2(POS PHY LEVEL 4)v8.5 - 10.1 IP更新0(10.1_IP0)的发行说明和已知问题

问题描述

本发行说明适用于10.1 IP Update 0中发布的SPI-4.2(POS-PHY L4)v8.5,包含以下信息:

- 新功能

- Bug修复

- 一般信息

- 已知的问题

有关安装说明,一般CORE Generator已知问题和设计工具要求,请参阅“IP发行说明指南”,网址为:http://www.xilinx.com/support/documentation/user_guides/xtp025.pdf

解决/修复方法

v8.5中的新功能

- 添加了ISE 10.1i软件支持

- 添加了Synopsys VCS仿真器verilog支持

V8.5中的错误修复

- 源核心在发送写入FIFO的最后一个数据包的最后一个信用和EOP时出现问题。数据不会丢失,但除非将另一个数据包写入FIFO,否则不会发送数据。当SrcBurstMode = 1且SrcBurstLen> 256时发生故障。(CR 453077)

- 断言源溢出信号(SrcFFOverflow_n),而不断言Almost Full信号(SrcFFAlmostFull_n)。当SrcBurstMode = 1,SrcBurstLen> 256且SrcAFThresAssert小于SrcBurstLen时,会发生故障。 (CR 453079)

一般信息

- SPI-4.2 Core 8.5版支持Virtex-4和Virtex-5系列。对于Virtex-II和Virtex-II Pro设计,请使用最新版本的SPI-4.2 Core v6.x系列。

- 版本8.5 Core与ISE 10.1兼容。

- 如果在单个器件中使用多个SPI-4.2内核,则必须为每个实例生成具有唯一组件名称的内核。请参阅SPI-4.2用户指南“特殊设计考虑”一章下的“多核实例化”部分。

(Xilinx答复15500) - 如何编辑SPI-4.2(PL4)UCF文件,以便TSClk在DCM中倾斜180度?

(Xilinx答复20017) - SPI-4.2内核支持哪些I / O标准?

v8.5中的已知问题

制约因素和实施问题

(Xilinx答复20000)当通过NGDBuild实现SPI-4.2设计时,会出现几条“警告”和“INFO”消息

(Xilinx答复21439)当通过MAP实现SPI-4.2设计时,会出现几条“警告”和“INFO”消息

(Xilinx答复21320)当通过PAR实现SPI-4.2设计时,会出现几条“警告”和“INFO”消息

(Xilinx答复21363) PAR在我的设计中放置组件或完全布线SPI4.2设计时遇到问题

(Xilinx答复20280)当SPI-4.2 FIFO状态信号的I / O标准设置为LVTTL I / O时,PAR中会发生放置失败

(Xilinx答复20040)时序分析器(TRCE)报告“0项分析”..“

(Xilinx答复20319)运行实现时,未定义的I / O(单端)默认为LVCMOS会导致NGDBuild中的警告

一般仿真问题

(Xilinx答复24027)编译XilinxCoreLib会产生错误:“错误 - [URMI]实例中未解析的模块仍保留在设计中”

(Xilinx答复24026)在SPI-4.2设计上运行仿真时,在PhaseAlignRequest之后,Locked_RDClk(来自RDClk DCM)可能会被取消断言

(Xilinx答复21319)在SPI4.2设计实例上运行时序仿真时,会报告几条“TDat错误:数据不匹配”消息

(Xilinx答复21322)在SPI4.2设计上运行时序仿真时,会发生几次SETUP,HOLD和RECOVERY违规

(Xilinx答复20030)在仿真SPI-4.2设计时,预计在仿真开始时会出现多条警告消息

(Xilinx答复15578)使用NC-Verilog(Cadence)或VCS(Synopsys)仿真SPI-4.2(PL4)内核时,会出现异常和不一致的行为

SPI-4.2(PL4)v8.4已知问题

- SPI-4.2 v8.4核心现已过时。请升级到最新版本的核心。有关现有SPI-4.2 v8.4问题的信息,请参阅(Xilinx答复25457)

SPI-4.2(PL4)v8.3已知问题

- SPI-4.2 v8.3核心现已过时。请升级到最新版本的核心。有关现有SPI-4.2 v8.3问题的信息,请参阅(Xilinx答复23846)

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提问于 2018-08-18 20:41:30 +0800

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