9.2i EDK - 创建/导入外围器件向导(CIP) - 检测到HDL分析器错误

问题描述

使用带有FIFO读/写接口的创建/导入外设向导(CIP)创建自定义外设时,选择“完成”按钮时会看到错误消息“检测到HDL分析器错误”,并且自定义IP内核生成不会完成。

解决/修复方法

“user_logic.vhd”文件中生成的HDL不正确。为了解决该错误,您可以编辑.vhd文件并使用CIP向导导入创建的文件以生成其余文件。

请按照以下步骤完成自定义IP生成过程。

1.通过选择“HDL Parser Error Detected”消息框中的“ok”关闭CIP向导

2.在CIP向导中选择“取消”按钮

3.在%custom_ip_name%/ hdl / vhdl目录中打开user_logic.vhd文件

4.更改user_logic.vhd文件中的以下文本:

从:

IP2Bus_WrAck <= IP2Bus_RdAck <= IP2Bus_Error <='0';

至:

IP2Bus_Error <='0';

IP2Bus_RdAck <='0';

IP2Bus_WrAck <='0';

5.使用CIP向导使用已生成的.vhd文件和.pao文件导入现有外围器件

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提问于 2018-08-18 20:41:02 +0800

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