LogiCORE交织器/解交织器 - 发行说明和已知问题

问题描述

本答复记录包含CORE Generator LogiCORE IP交织器/解交织器核心的发行说明和已知问题列表。针对每个核心版本列出了以下信息:

  • 新功能
  • 已解决的问题
  • 已知的问题

LogiCORE IPInterleaver / De-Interleaver休息室: http//www.xilinx.com/products/ipcenter/DO-DI-INTERLEAV.htm

解决/修复方法

一般LogiCORE交织器/去交织器问题

  • 没有

LogiCORE Interleaver / De-Interleaver v7.1

Vivado 2012.2的初始版本

支持的器件(Vivado)
  • 所有7系列器件

新功能

  • 正在进行的新器件支持。

已解决的问题

  • N / A

已知的问题

  • N / A

LogiCORE Interleaver / De-Interleaver v7.0

ISE Design Suite 13.3中的初始版本

支持的器件(ISE)

  • 所有7系列器件
  • 所有Virtex-6器件
  • 所有Spartan-6器件

支持的器件(Vivado)

  • 所有7系列器件

新功能

  • AXI4-Stream接口
  • 删除了FD Abort功能
  • 复位现在为低电平有效,并覆盖时钟使能
  • EXTERNAL_MEMORY_LATENCY XCO已添加

已解决的问题

  • N / A

已知的问题

  • N / A

LogiCORE Interleaver / De-Interleaver v6.0

ISE Design Suite12.1中的初始版本

新功能

  • ISE 12.1软件支持
  • 支持采用ISE 12.1软件的Virtex-6,Virtex-6Q,Virtex-6低功耗,Spartan-6,Spartan-6Q,Spartan-6低功耗器件

已解决的问题

  • CR 418254 GUI范围检查问题已解决
  • CR 457270解决了当config_sel全1时可能发生的外部地址生成问题

已知的问题

  • LogiCORE Interleaver / De-Interleaver v6.0 - 为什么核心的Unisim模型不能编译?请参阅(Xilinx答复35367)

LogiCORE Interleaver / De-Interleaver v5.1

ISE 10.1中的初始版本

新功能

  • 为Spartan-3A DSP FPGA添加了支持

已解决的问题

  • 更正了CR 425954 XCD文件,以支持Virtex-II Pro-X系列。

已知的问题

  • 产品页面和数据表(DS250)未提及对Spartan-3A和Spartan-3A DSP的支持。为什么?请参阅(Xilinx答复31859)
  • 交织器/解交织器是否支持其他标准,例如3GPP-GSM?请参阅(Xilinx答复32255)

LogiCORE Interleaver / De-Interleaver v5.0 rev1

ISE 9.2i IP Update 1中的初始版本

新功能

  • 与v5.0相同

已解决的问题

  • 修复了硬件超时问题

已知的问题

  • 与v5.0相同

LogiCORE Interleaver / De-Interleaver v5.0

ISE 8.2i IP Update 2中的初始版本

新功能

  • 为Virtex-5 FPGA增加了支持

已解决的问题

  • N / A

已知的问题

LogiCORE Interleaver / De-Interleaver v4.0

ISE 6.2i IP Update 3中的初始版本

新功能

  • 为Virtex-4 FPGA增加了支持

已解决的问题

  • CR 186001:更正了“最大分支长度常数”问题。

已知的问题

  • 6.2i CORE Generator - 核心生成失败,出现“警告:无法生成<Core_type>核心,<Core_Name>,因为找不到许可证文件<name_ver.lic>”。见(Xilinx答复19519)
  • 对于Virtex-II Pro FPGA部件,交错器在MAP中失败。请参阅(Xilinx答复14124)

LogiCORE Interleaver / De-Interleaver v3.1

ISE 6.1i IP Update 1中的初始版本

新功能

  • 能够“即时”交换多个配置。
  • 新架构选项允许您控制是使用查找表ROM还是逻辑电路来计算核心中的某些内部结果。
  • 选项使用外部符号存储器。
  • 选择FDO和其他可选引脚时,优化实现并减小尺寸。

已解决的问题

  • N / A

已知的问题

  • 6.2i CORE Generator - 核心生成失败,出现“警告:无法生成<Core_type>核心,<Core_Name>,因为找不到许可证文件<name_ver.lic>”。见(Xilinx答复19519)

LogiCORE Interleaver / De-Interleaver v3.0

ISE 5.2i IP Update 2中的初始版本

新功能

  • 为Spartan-3 FPGA添加了支持
  • 评估版现在使用硬件超时。
  • 核心生成使用新的许可方案。

已解决的问题

  • N / A

已知的问题

  • 6.2i CORE Generator - 核心生成失败,出现“警告:无法生成<Core_type>核心,<Core_Name>,因为找不到许可证文件<name_ver.lic>”。见(Xilinx答复19519)

LogiCORE Interleaver / De-Interleaver v2.0

ISE 4.2i IP Update 2中的初始版本

新功能

  • 为Virtex-II Pro和Spartan-II E FPGA增加了支持
  • Forney卷积或矩形块体系结构的选择。

已解决的问题

  • N / A

已知的问题

  • 仿真错误:“/ test/sid_v2/beh/inter_blk_rec.v(179):'glbl'的实例化失败(未找到设计单元)......”。请参阅(Xilinx答复14373)
  • 生成FEC核心时,CORE Generator程序会挂起在HP平台上。请参阅(Xilinx答复14127)
  • “错误:Xst:1031 - my_core.v第245行。模块'C_REG_FD_V5_0'未定义......”。请参阅(Xilinx答复14341)

LogiCORE Interleaver / De-Interleaver v1.1

ISE 4.1i IP Update 1中的初始版本

新功能

  • N / A

已解决的问题

  • CR 139969:由于反向注释仿真中的内部地址冲突而修复了未定义的输出。

已知的问题

LogiCORE Interleaver / De-Interleaver v1.0

ISE 3.3 IP Update 4中的初始版本

新功能

  • Forney卷积型架构。
  • 使用单个时钟完全同步设计。
  • 可参数化的分支数量。
  • 可参数化的分支长度。
  • 符号大小从1到256位。

Bug修复

  • N / A

已知的问题

- N / A.

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提问于 2018-08-18 20:39:50 +0800

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