当FPGA中的PLL的参考时钟输入低于数据表中定义的规范时,影响和潜在的问题是什么?

对于当今大多数FPGA来说,提供多个PLL以支持当今复杂系统设计所需的灵活时钟要求是很普遍的。锁相环具有特定的频率工作范围。例如,LATICEXP2数据表指示PLL,基准输入时钟必须在10~435 MHz之间。有关详细信息,请参阅数据表。LATICExp2家庭数据表-DS1009.

对于其他FPGA设备家族,请参考格式化网站以获取数据表详细信息。HTTP://www. LaTeleSeMi.com.

这些规范的原因是每个FPGA家族的每个PLL被设计为在各种操作条件下具有最大灵活性的最佳设置。如果馈送PLL的参考时钟的输入频率太慢或太快,因此在数据表中定义的规范范围之外,它会导致PLL在获得一次锁定时无法获得锁定或保持锁。此外,它还将增加PLL输出的抖动水平。

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提问于 2018-07-27 10:55:39 +0800

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