如何在FPGA中实现两个级联PLL?

两个PLL级联在一起,这在我们的应用笔记中是允许的。但最终用户需要在这样的设计中进行特殊的护理。

  1. 在加电或复位之后,PLL需要一些时间来唤醒并获得锁定状态,同时PLL正在使用其输入和反馈来执行系统操作。
  2. 第二个PLL同时也做同样的事情。问题是,它使用从第一PLL的时钟输出作为其输入来搜索锁。由于两个PLLs正忙着获得锁,具有两个因变量,电路有可能无法正确地获得锁。

为了解决这个潜在问题:将第二PLL置于等待和重置状态,直到第一PLL获得锁。可以使用延迟电路连同锁输出来控制第二锁相环的复位信号。

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提问于 2018-07-27 10:53:51 +0800

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