MIG v2.2 - 对QDRII x36设计使用更新UCF功能需要手动修改

问题描述

从MIG v1.73 / v2.0 QDRII x36内存部件设计上载UCF和“.prj”文件时,生成的设计包含参数“MASTERBANK_WIDTH”设置为“0”。

这会导致设计在综合期间失败,并出现以下错误:

错误:HDLC编译器:55 - “../synth/../rtl/qdrii_sram.v”第192行标量线'masterbank_sel_pin'的选择是非法的

解决/修复方法

MIG v1.73使用不同的算法生成x36零件设计。

在该算法中,将一组18比特的数据(Q)和相应的CQ分配到一个存储体中,将另一组18比特的数据(Q)和相应的CQ#分配到另一个存储体中。

因此,不需要DCI级联功能。

从MIG v2.0开始,通过将所有36位数据(Q)和相应的CQ和CQ#分配到单个存储体中来生成x36部分设计。

因此,需要DCI级联功能。

MIG v1.73

当传递来自MIG v1.73 x36内存部件设计的UCF和“.prj”文件以更新UCF并生成设计时,不提供主库信息。

因此,生成的设计“.rtl”(设计顶级文件)具有参数MASTERBANK_WIDTH值为“0”。

要解决此问题,请注释掉与Master Bank相关的逻辑/端口。

其中包括顶级参数MASTERBANK_WIDTH和顶级输入引脚masterbank_sel_pin。

MIG v2.0

虽然MIG v2.0“.prj”文件启用了DCI_Cascade,但它不包含主库信息。

要解决此问题,必须完成以下操作:

1.所选主存储库的数量由设计顶部“.rtl”文件中的参数“MASTERBANK_WIDTH”表示。

相应地编辑此参数。

2.设计顶级“.rtl”必须包含端口列表中的输入引脚masterbank_sel_pin:

输入[MASTERBANK_WIDTH-1:0] masterbank_sel_pin; - verilog

3.更新的“.ucf”必须包含DCI_Cascade语法和输入引脚masterbank_sel_pin的正确LOC。

此问题已在MIG 2.3中得到解决。

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提问于 2018-08-18 20:30:47 +0800

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