MIG v2.2 - DDR2 / QDRII多控制器设计需要修改用户测试平台,以便为两个存储器提供时钟和复位信号

问题描述

当我生成QDRII / DDR2多控制器设计时,user_design提供的输出测试平台没有正确的时钟和复位。需要手动修改。

解决/修复方法

MIG生成的用户设计只有一个时钟和复位输出,用于选择作为第一个控制器的存储器类型。例如,如果选择DDR2存储器作为第一个控制器并且选择QDRII作为第二个控制器,则输出用户设计仅具有用户测试平台(用户应用程序)的DDR2时钟和复位输出。由于该设计是涉及QDRII和DDR2的多控制器,因此用户设计必须为两个控制器提供时钟和复位,作为用户测试平台(用户应用程序)正常工作的输出。

要解决此问题,请按照下列步骤操作:

1.当选择DDR2作为第一个控制器时,用户设计的顶级“.rtl”文件只有DDR2时钟并复位。必须进行以下更改才能添加QDRII时钟和复位。

在设计顶级“.rtl”中,添加以下端口和赋值语句:

的Verilog

输出user_rst_0_tb,

输出qdrii_clk0_tb,

assign qdrii_clk0_tb = qdrii_clk0;

VHDL

user_rst_0_tb:out std_logic;

qdrii_clk0_tb:out std_logic;

qdrii_clk0_tb <= qdrii_clk0;

2.当选择QDRII作为第一个控制器时,用户设计的顶部“.rtl”文件只有QDRII时钟并复位。必须进行以下更改才能添加DDR2时钟和复位。

在设计顶级“.rtl”中,添加以下端口和赋值语句:

的Verilog

输出rst0_tb,

输出ddr2_clk0_tb,

assign ddr2_clk0_tb = ddr2_clk0;

VHDL

rst0_tb:out std_logic;

ddr2_clk0_tb:out std_logic;

ddr2_clk0_tb <= ddr2_clk0;

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提问于 2018-08-18 20:30:42 +0800

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