为什么在IIS模型文件中,LATECIECP3 LVDS输入端被建模为电阻为1.25V?

在芯片上的LATECIECP3 LVDS输入端包括一个中点连接到设备上的VTT引脚。这就是为什么在LigTeCeP3数据表中建议在使用LVDS输入端时使银行VTT引脚浮动的原因,并且由于LoDs输入端与浮动端VTT引脚的串扰可能不混合使用单端类型输入端。LigTeCeP3 IbIS模型使用了一个真正的LVDS输出(+1.25V)的平均共模值,作为模型中电压源的浮动VTT引脚的预期结果偏置。在实际设备中,银行VTT引脚将浮动到由驱动LATECIECP3 LVDS输入的LVDS输出的平均值所产生的共模电平;如果相反,您需要一个完全隔离的LVDS输入端,它与VTT引脚没有连接,然后禁用上模LVDS输入端。并且将外部100欧姆电阻器置于物理上接近LVDS输入BGA球的PCB上。
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提问于 2018-07-27 10:51:06 +0800

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