XPS_ EPC 1.00.a - C_PRHx_RDY_WIDTH参数不影响对慢速外设的访问

问题描述

当处理器访问连接到XPS_EPC接口(即PRH_ *接口)的高频外设时,核心将在PRH_CS_n被触发后几乎立即断言PRH_Rdy信号,这是预期的。

但是,当C_PRHx_RDY_WIDTH参数设置为2微秒或更大时,XPS_EPC内核将等待PRH_Rdy信号大约1.27微秒。为什么会这样?

解决/修复方法

EPC内核的预期设计目标是外围器件,如USB,SMSC LAN等。这些器件的工作频率更高,不建议在较低频率范围内工作的外设与XPS_EPC内核配合使用。

但是,如果特定设计需要较低的频率,则可以在代码中添加两个通用参数,以用于较低频率的工作。如果未在plb_v46_slave_single的实例化中声明参数,则将使用默认值1。这两个参数如下所述:

C_BUS2CORE_CLK_RATIO(默认值= 1) - 指定从BUS到Core的时钟比,允许内核以低于总线时钟速率运行。值1表示1:1,值2表示2:1,其中总线时钟是核心时钟的两倍。

C_INCLUDE_DPHASE_TIMER(默认值= 1) - 包括或排除数据阶段超时计时器。

0 =排除数据阶段超时计时器

1 =包括数据阶段超时计时器

只有当连接到以比处理器更慢的时钟频率运行的外设和从属超时不成问题的情况下,才应添加这些通用参数,因为将C_INCLUDE_DPHASE_TIMER更改为“0”会消除超时功能。

要编辑核心,请导航到%Xilinx_EDK / hw / XilinxProcessorIPLib / pcores / xps_epc_v1_00_a / hdl / vhdl目录并打开“xps_epc.vhd”文件。在第765行添加以下参数,如下所示:

C_SPLB_P2P => C_SPLB_P2P,

C_BUS2CORE_CLK_RATIO => 1, - 添加此行

C_INCLUDE_DPHASE_TIMER => 0, - 添加此行

C_SPLB_MID_WIDTH => C_SPLB_MID_WIDTH

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提问于 2018-08-18 20:24:04 +0800

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