System Generator for DSP 10.1 - 为什么在多子系统/多时钟系统生成器仿真中,我看不到From寄存器和To Register块之间的准确周期延迟?

问题描述

当我在Simulink中仿真设计时,如果它包含From Register / To Register块,我看不到时钟域之间信号交叉的准确延迟。

解决/修复方法

在不同时域进行仿真时,System Generator中的共享内存块不能准确循环。这是因为Simulink的性质不允许在两个域之间进行真正的异步仿真。

在任何情况下,由于意图是对异步域进行建模,因此不应该依赖于在域之间传递信号的确切时间。跨越时钟域时使用“有效数据”标志很重要。

要查看更准确的时序图,您应该生成设计并在ISE中进行行为/时序仿真。

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提问于 2018-08-18 20:23:45 +0800

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