10.1 ISE - Project Navigator进程窗口不反映ERROR的错误状态:Route:472

问题描述

当我运行设计时,PAR报告中的错误类似于下面的错误,但是,Project Navigator GUI没有显示发生错误,控制台中也没有报告错误:

__错误__

错误:布线:472 -

这种设计是不可能的。

要评估此问题,请使用fpga_editor。

布线冲突1:

Net:sys_clk_bufg在引脚OCLK上的位置ILOGIC_X2Y145

Net:clk_bufio <0>在引脚CLK上的位置OLOGIC_X2Y145上

在线上检测到冲突:My_in(60611,106792)

布线冲突2:

Net:sys_clk_bufg在引脚OCLK上的位置ILOGIC_X2Y147

Net:clk_bufio <0>在引脚CLK上的位置OLOGIC_X2Y147上

在线上检测到冲突:My_in(60611,109992)

布线冲突3:

Net:sys_clk_bufg在引脚OCLK上的位置ILOGIC_X2Y153

Net:clk_bufio <0>在引脚CLK上的位置OLOGIC_X2Y153上

在线上检测到冲突:My_in(60611,119592)

布线冲突4:

Net:sys_clk_bufg在引脚OCLK上的位置ILOGIC_X2Y154

Net:clk_bufio <0>在引脚CLK上的位置OLOGIC_X2Y154上

在线上检测到冲突:My_in(60611,122784)

解决/修复方法

此问题是由Project Navigator覆盖不可布线设计的PAR返回代码引起的。覆盖是一种临时解决方案,允许FPGA编辑器打开布线失败的设计。

此问题已在最新的10.1 Service Pack中修复,可在以下位置获得:

http://www.xilinx.com/support/download/index.htm

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提问于 2018-08-18 20:23:04 +0800

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