如果“合成LOC”源代码属性失败,如何指定IpPLEVER放置寄存器?

“合成LOC”元注释应该在Verilog中工作,除非代码中存在语法错误。正确的语法如下:Reg SAMPPLASE SUBEXY 90/*合成COMP= SAMPPLASE PAREXY 9090LOC=“R2C14B”*/

一个常见的错误是在使用“合成LOC”注释时省略COMP约束。请参阅FPGA设计指南中的设备站点部分的定位块,它可在ISPLIVER或菱形帮助文件或ATHTTP//www. LaTeleSeM.COM/VIEWIX文档?文档文件ID=9762

或者,您可以通过在逻辑首选文件(.LPF)中使用“定位”命令来指定寄存器的位置,而不是在Verilog源中使用“合成LOC”元注释。

LPF文件中的下列行将寄存器打包成切片:

  • 定位COMP“设计/SAMPPLASE 9090”站点“R2C14B”;
  • 定位COMP“设计/SAMPPLASE 180”站点“R3C14C”;

注:本例中使用的位置指定R2C14B是指位于列2、列14、Slice B.的切片,每个位置有四个切片,这些标记为A、B、C或D。

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提问于 2018-07-27 10:47:06 +0800

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