10.1 Virtex-4 PLACE - 由于时钟区域分配不佳,设计无法适应或布线

问题描述

即使整体利用率很低,我的设计也无法适应,而且我没有限制切片逻辑。什么可能导致这种失败?

“错误:位置:543 - 此设计不适合此器件中可用的切片数量。”

未按类型放置的实例:

FF 5694(5.1%)

以下实例是未能放置的最后一组实例:

0. FF I_fpga_6_6 / zwire_231770

1. FF I_fpga_6_6 / zwire_231750

2. FF I_fpga_6_6 / zwire_231753

解决/修复方法

虽然设计人员可能没有有意识地限制切片逻辑,但任何具有超过8个全局时钟的Virtex-4设计都将通过“时钟布局器”算法自动进行区域约束,以确保每个时钟区域中不超过8个时钟域具有负载。已经确定了一个问题,即时钟布局器在时钟区域分配方面表现不佳。结果可能是最大的时钟域没有给出足够的时钟区域。由于砂轮可用的选项有限,这可能导致设计失败(错误:位置:543)或结果质量差。

ISE 10.1版sp3将提供短期修复,目前计划于9月底推出。 ISE版本11.1计划更完整的修复程序。同时,解决方法是将设计中较小的时钟域手动约束到少量时钟区域。这将导致时钟布局器将更大量的时钟区域分配给更大的时钟域。

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提问于 2018-08-18 20:19:37 +0800

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