10.1 EDK - XPS UARTlite v1.00b在HDL仿真中不传输任何数据

问题描述

为什么XPS UARTlite v1.00b在HDL仿真期间不传输任何数据?

解决/修复方法

uartlite_core.vhd中的status_reg信号未正确初始化。要解决此问题并维护当前的硬件功能,请执行以下操作:

1.打开C:\ Xilinx \ 10.1 \ EDK \ hw \ XilinxProcessorIPLib \ pcores \ xps_uartlite_v1_00_a \ hdl \ vhdl \ uartlite_core.vhd

2.编辑第190行,如下所示:

from:signal status_Reg:std_logic_vector(0到7);

to:signal status_Reg:std_logic_vector(0到7):=(others =>'0');

该核心的新版本在11.1中发布,它将修复status_reg初始化问题。

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提问于 2018-08-18 20:17:58 +0800

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