MIG Virtex-5 FPGA QDRII - x36设计的更新设计输出需要更新输出UCF和DCI级联的顶级RTL

问题描述

“更新设计”可用于更新MIG v2.0 Virtex-5 FPGA QDRII x36设计。

但是,由于MIG 2.0设计不包含主库信息,因此MIG v2.3及更高版本中生成的设计缺少必需的信息。

具体来说,MIG v2.3及更高版本中的Update Design输出缺少UCF文件中所需的DCI级联约束和顶级RTL中的主库引脚逻辑。

必须将此信息添加到“更新设计”输出中才能成功实现设计。

如果未进行这些添加,MAP将失败并显示以下错误:

IO标准:名称= HSTL_I_DCI_18,VREF = 0.90,VCCO = 1.80,TERM = SPLIT

锁定的IOB列表:

qdr_cq_n <0>

QDR_Q <0>

QDR_Q <1>

QDR_Q <2>

QDR_Q <3>

QDR_Q <4>

QDR_Q <5>

QDR_Q <6>

QDR_Q <7>

QDR_Q <8>

QDR_Q <9>

QDR_Q <10>

QDR_Q <11>

QDR_Q <20>

QDR_Q <12>

QDR_Q <21>

QDR_Q <13>

QDR_Q <30>

QDR_Q <22>

QDR_Q <14>

QDR_Q <31>

QDR_Q <23>

QDR_Q <15>

QDR_Q <32>

QDR_Q <24>

QDR_Q <16>

QDR_Q <33>

QDR_Q <25>

QDR_Q <17>

QDR_Q <34>

QDR_Q <26>

QDR_Q <18>

QDR_Q <35>

QDR_Q <27>

QDR_Q <19>

QDR_Q <28>

QDR_Q <29>

qdr_cq <0>

占用VR网站列表:

VR站点IOB_X0Y375被comp qdr_q <21>占用

VR站点IOB_X0Y374被comp qdr_q <22>占用

错误:包装:1654 - 时间驱动的包装阶段遇到错误。“

解决/修复方法

顶级RTL所需的更新:

的Verilog

1.将MASTERBANK_PIN_WIDTH参数添加到顶部参数列表:

参数MASTERBANK_PIN_WIDTH = 1,

2.将masterbank_sel_pin添加到端口声明列表中:

/ * synthesis syn_keep = 1 * /(* S =“TRUE”*)

3.将masterbank_sel_pin添加到信号声明列表中:

(* KEEP =“TRUE”*)wire [MASTERBANK_PIN_WIDTH-1:0] masterbank_sel_pin_out / * synthesis syn_keep = 1 * /;

4.添加虚拟引脚逻辑:

genvar dpw_i;

VHDL

1.将MASTERBANK_PIN_WIDTH参数添加到顶部参数列表:

MASTERBANK_PIN_WIDTH:整数:= 1;

2.将masterbank_sel_pin添加到端口声明列表中:

masterbank_sel_pin:在std_logic_vector((MASTERBANK_PIN_WIDTH-1)downto 0);

3.将masterbank_sel_pin添加到信号声明列表中:

signal masterbank_sel_pin_out:std_logic_vector((MASTERBANK_PIN_WIDTH-1)downto 0);

4.添加以下属性声明:

属性syn_useioff:boolean;

属性IOB:string;

属性keep:string;

属性S:string;

属性syn_noprune:boolean;

属性syn_keep:boolean;

属性keep masterbank_sel_pin_out:信号为“true”;

masterbank_sel_pin的属性S:signal为“TRUE”;

属性syn_keep为masterbank_sel_pin_out:信号为真;

属性syn_keep of masterbank_sel_pin:signal为true;

5.添加虚拟引脚逻辑:

DUMMY_INST1:对于dpw_i在0到MASTERBANK_PIN_WIDTH-1生成

属性syn_noprune of DUMMY_INST:label为true;

开始

DUMMY_INST:MUXCY

港口映射(

O => masterbank_sel_pin_out(dpw_i),

CI => masterbank_sel_pin(dpw_i),

DI =>'0',

S =>'1'

);

结束生成;

UCF所需的更新:

1.使用适当的主从库(数据读取库)信息添加DCI级联约束。

有关使用正确语法添加此约束的信息在MIG输出UCF中详细说明。

2.为masterbank_sel_pin添加以下约束:

NET“masterbank_sel_pin [*]”IOSTANDARD = HSTL_I_DCI_18;

3.为所选主库中的masterbank_sel_pin分配一个引脚:

NET“masterbank_sel_pin [0]”LOC =“xxx”; #Bank xx

注意:如果更新设计有多个主库,则MASTERBANK_PIN_WIDTH参数值将等于主库数。

UCF必须对所有masterbank_sel_pin引脚都有LOC约束。

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提问于 2018-08-18 20:15:13 +0800

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