MIG v2.3 - Spartan-3代DDR / DDR2 SDRAM:提供的user_design UCF中fifo_we_clk约束的层次结构不正确

问题描述

MIG v2.3为Spartan-3生成DDR / DDR2 SDRAM生成“user_design”,为所提供的UCF中的fifo_we_clk约束使用了错误的层次结构路径。

使用验证/更新工具生成设计时,此问题在MIG v3.6中也很明显。

这仅适用于使用左/右库生成的设计。

必须手动修改层次结构路径。

提供的UCF在翻译期间产生以下错误:

警告:ConstraintSystem:56 - 约束<TIMESPEC“TS_WE_CLK”=从“dqs_clk”到“fifo_we_clk”5 ns DA ...> [mig_23.ucf(44)]:无法找到活动的“TimeGrp”或“TNM”或'TPSync'或'TPThru'约束名为'fifo_we_clk'。“

生成新设计时,将在MIG v3.0中解决此问题。

解决/修复方法

要解决此问题,请打开位于“par”目录中的user_design UCF文件。

以下约束包括不正确的路径:

NET“main_00 / top0 / data_path0 / data_read_controller0 / gen_wr_en * fifo * _wr_en_inst / clk”

用以下内容替换上述约束:

NET“top_00 / data_path0 / data_read_controller0 / gen_wr_en * fifo * _wr_en_inst / clk”

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提问于 2018-08-18 20:15:08 +0800

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