MIG v3.0 - ISE 11.1更新的发行说明和已知问题

问题描述

本发行说明和已知问题答复记录适用于ISE 11.1中发布的内存接口生成器(MIG)v3.0,包含以下信息:

- 一般信息

- 软件要求

- 新功能

- 已解决的问题

- 已知的问题

有关安装说明,一般CORE Generator已知问题和设计工具要求,请参阅“IP版本说明指南”:

http://www.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

解决/修复方法

一般信息

MIG v3.0可通过ISE 11.1更新获得。有关支持的存储器接口和频率的列表,请参阅MIG用户指南:

http://www.xilinx.com/support/documentation/user_guides/ug086.pdf

软件要求

- Xilinx ISE Design Suite 11.1

- Synplify Pro 9.6.2支持

- 32位Windows XP

- 32位Linux Red Hat Enterprise 4.0

- 64位/ 32位Linux Red Hat Enterprise 4.0

- 64位XP专业人士

- 32位Vista业务

- 64位SUSE 10

- 支持64位/ 32位Linux Red Hat Enterprise 5.0

- 64位Windows Vista支持

- 32位SUSE 10支持

新功能

- Xilinx ISE Design Suite 11.1软件支持

- 从Virtex-5 DDR2 SDRAM UCF文件中删除了DIRT字符串和相关的RLOC_ORIGIN约束。 ISE 11.1在没有DIRT字符串和RLOC_ORIGIN约束的情况下正确放置和布线此逻辑。有关完整详细信息,请参阅MIG用户指南。

- 用Virtex-5设计的新IODELAY_GROUP约束替换了IDELAYCTRL约束。

- 在Virtex-5设计中取代了DCM与PLL的使用。将GUI“Use DCM”选项替换为“Use PLL”选项。

- 验证Virtex-5多控制器设计的UCF和更新设计支持。

- 验证UCF和更新设计支持各种UCF语法,现在不区分大小写。

- GUI中增强的控制器选项页面。

- 将Virtex-5设计的FPGA选项页面分为两页(“FPGA选项”和“扩展FPGA选项”)。

- 从GUI中删除了“预设配置”选项。

- 从GUI中删除了不可更改的模式寄存器设置,并将可更改的模式寄存器设置组合到单个GUI页面(“存储器选项”)中。

- 单击“生成”后,MIG GUI关闭(“完成”页面已被删除)。

- 为Spartan-3 Generation设计添加了“Class for Data”选项。

- 增加了为Spartan-3系列设计设置WASSO限制的功能。

- MIG输出与CORE Generator的新目录结构兼容。

- DCI现在适用于启用DCI的组(即DQ / DQS或地址/控制),而不是根据信号的I / O方向。因此,DM现在与DQ / DQS分组,而不是地址/控制(与以前的版本一样)。

- 减少了多控制器设计的Bank Selection页面上选择bank的延迟。

已解决的问题

DDR2 SDRAM Virtex-5

- (Xilinx答复31802) MIG v2.3 - Virtex-5 DDR2多控制器:Example_Design和User_Design引脚不匹配

- CR 478869

- (Xilinx答复31771) MIG v2.3 - Virtex-5 DDR2 SDRAM双列 - “错误:仿真中无操作时tRFC最大违规”

- CR 481246

- (Xilinx答复32004) MIG v2.3,Virtex-5 DDR2 - 使用中心列库时,Virtex-5 TXT器件的定向布线限制不正确

- 多控制器仿真适用于x16奇梦达内存部件。

- CR 498877

- 为dm_ce原语添加了综合约束“syn_preserve = 1”。

- CR 494895

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

- 解决了Bank管理逻辑的问题,以正确复制bank_valid_r。

- CR 469871

DDR SDRAM Virtex-5

- (Xilinx答复31588) MIG v2.3 Virtex-5 DDR SDRAM - 如果仿真测试台(sim_tb_top.v / .vhd)中参数RST_ACT_LOW的值从“1”变为“0”,仿真将保持复位状态)

- CR 481244

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

QDRII SRAM Virtex-5

- (Xilinx答复31580) MIG v2.3 Virtex-5 QDRII,DDRII,多控制器 - 提供的高电平有效复位逻辑在仿真中无法正常工作

- 解决了phy_en .v / .vhd模块中的问题,以使用适当的srl_count值启动stage3校准。在以前的MIG版本中,此问题可能导致两个CQ字节之间的数据在第二阶段校准后不匹配。

- CR 504310

- 复位取消后,命令信号不会切换。

- CR 498610

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

DDRII SRAM Virtex-5

- (Xilinx答复31580) MIG v2.3 Virtex-5 QDRII,DDRII,多控制器 - 提供的高电平有效复位逻辑在仿真中无法正常工作

DDR2 SDRAM Virtex-4直接时钟

- (Xilinx答复31797) MIG v2.3 Virtex-4 DDR / DDR2直接时钟 - 额外的IDELAYCTRL实例LOC引起警告:放置:851

- CR 480208

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

- 三态使能信号提前半个时钟周期开启。

- CR 457315

DDR2 SDRAM Virtex-4 Serdes时钟

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

- 从read_data_timing电子表格中删除了参数Tbit_straddle和Tbit_straddle_1。

- CR 481259

- 在VHDL代码中为地址,命令和数据三态添加了“IOB = FORCE”约束。

- CR 505255

DDR SDRAM Virtex-4

- (Xilinx答复31797) MIG v2.3 Virtex-4 DDR / DDR2直接时钟 - 额外的IDELAYCTRL实例LOC引起警告:放置:851

- CR 480208

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

QDRII SRAM Virtex-4

- 复位取消后,命令信号不会切换。

- CR 498610

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

DDRII SRAM Virtex-4

- 复位取消后,命令信号不会切换。

- CR 498610

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 48287

DDR / DDR2 SDRAM Spartan-3

- (Xilinx答复31801) MIG v2.3 Spartan-3A入门套件 - 当通过create_ise.bat运行ISE项目输出时,Translate失败并出现ERROR:ConstraintSystem:59

- CR 478919

- (Xilinx答复31591) MIG v2.3 Spartan-3代DDR / DDR2 SDRAM - 提供的user_design UCF中fifo_we_clk约束的层次结构不正确

- CR 480929

- (Xilinx答复31734) MIG v2.3 Spartan-3系DDR2 SDRAM - 某些存储器部件违反了tRAS和tRFC规范

- CR 484933

- 当为系统时钟选择顶部存储区时,更正了xc3s1400a-ft256器件的UCF RLOC_ORIGIN约束。

- CR 504837

- 当为bank3选择了X4内存部分时,更正了器件xc3s50a-ft256和xc3s50an-ftg256的UCF文件中的cal_ctl AREA_GROUP范围。

- CR 504836

- “IOB = TRUE”属性被替换为新的“IOB = FORCE”属性。

- CR 482871

- 将正确的位宽分配给addr_gen模块中的row_address1。

- CR 479364

- example_design(可综合测试平台)现在切换所有数据位,扩展测试覆盖范围。

- 478022

- 为Spartan-3 Generation设计添加了TS_CLK90到TS_DQS_CLK的UCF约束。

- CR 480282

MIG用户指南的更新

- 在附录部分添加了有关QDR2 PCB指南的更多信息。

- CR 499760

- CR 504682

- 在附录A的内存实施指南中添加了对跟踪匹配要求的说明。

- CR 491957

- 在附录A中为Virtex-4和Virtex-5 QDRII设计添加了单独的引脚分配规则。

- CR 496617

- 附录A修改部分仅对Spartan设计需要环回信号。

- CR 491299

- 在第1章中添加了单独的“ISE中的MIG集成”部分。

- CR 473932

- 将来自simulation_help文档的信息移至MIG用户指南。

- CR 496413

- 删除了表8-17中针对Spartan-3A DSP FPGA的72位DIMM支持。

- CR 497709

- 删除了注释XIL_ROUTE_ENABLE_DATA_CAPTURE环境变量的注释。这不再是必需的。

- CR 490624

- 添加了关于为什么在example_design测试台模块中不需要为Spartan-3设计使用信号auto_ref_req和refresh_done信号的注释。

- CR 493312

- 来自(Xilinx答复31107)的信息已移至MIG用户指南。

- CR 493211

- 提供了有关如何更改FIFO阈值的信息。

- CR 470112

- 更新了控制器遵循的写入和读取命令序列,以及Virtex-4 QDRII ...

(更多...)
编辑 重设标签(回车键确认) 标为违禁 关闭 合并 删除

提问于 2018-08-18 20:10:03 +0800

这个帖子被标记为一个社区wiki

这个帖子是一个wiki(维基). 任何一个积分 >500的人都可以完善它