Platform Manager中的时钟是否在内部连接?

不,电路板上需要外部连接。

  • CPLD和FPGA的时钟需要在外部进行路由,以实现正确的器件操作。
  • 250kHz时钟在CPLD中生成,必须连接到FPGA。
  • 8MHz MCLK引脚来自内部振荡器,必须连接到FPGA。

OUT16引脚必须连接到FPGA输入以驱动长定时器。

以下是一些链接,其中包含与在Platform Manager中使用计时器和各种硬件要求相关的详细信息。 达意注意事项 成功使用Platform Manager - TN1223 显示时钟信号和所有电源引脚所需的所有外部连接。参考设计

使用Platform Manager设备的长延迟定时器 - RD1079 。包括硬件和软件的长计时器示例。
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提问于 2018-07-27 10:32:35 +0800

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