如何在已有自己的同步器电路的情况下阻止时钟域传输?

莱迪思静态时序分析器跟踪分析所有时钟域传输,它可以将源和目标时钟域相关联。

这可能并不总是需要的。
您可以使用自己的同步器来处理时钟域之间的传输。
在这种情况下,跟踪不应分析时钟域传输。
这可以通过三种方式完成。
BLOCK INTERCLOCKDOMAIN PATHS
此首选项将阻止设计中的所有时钟域传输。
如果设计中的所有时钟域传输都由设计中的逻辑处理,那么可以使用它。。请注意这个偏好,因为它会阻止TRACE分析所有时钟域传输。 。从CLKNET“src_clk”到CLKNET“dst_clk”的块路径 。此首选项将阻止从src_clk到dst_clk的所有时钟域传输。。这涵盖了这两个域之间的所有转移。。所有其他时钟域传输将由TRACE报告和定时。 。阻止从细胞“myff1 *”到CELL“myff2 *” 。此首选项将阻止从myff1 *到myff2 *的时钟域传输。。这是一个非常具体的路径,如果您在两个域之间有多种不同类型的时钟域传输,这将非常有用。。例如,设计可能包含异步FIFO和相同域之间的FF到FF域传输。。可以安全地阻止异步FIFO传输,但需要对FF到FF传输进行定时。
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提问于 2018-07-27 10:31:48 +0800

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