PLL的锁定输出可以用来检测PLL的输入时钟CLKI何时停止吗?Verilog代码示例VHDL代码示例

不,锁输出被注册,寄存器由输入时钟CLKI计时。因此,当CLKI停止时,锁输出冻结。

如果需要检测CLKI何时停止,请在FPGA逻辑中添加一个简单的电路。该电路具有时钟作为输入,以及自由运行时钟(如FPGA的内部OSCx振荡器)。每当所讨论的时钟比自由运行时钟快切换时,电路的输出是高的,而当问题时钟停止时(在这两个极端之间,输出切换),电路的输出是高的。

Verilog代码示例

模块检查时钟(FielununCalthCalm,CcCurnTestCalm,CcActuple);
输入自由时钟,时钟锁定测试;
输出时钟激活;
RGEG1,ReGi2,时钟激活;
永远@
一开始
α,β,α,β,α,β,β;
α,α,α,β,α,β,β,β;
第二、第二、第二阶段
总是@(PoEclipse CyLubTestType)
α,α,α,α,β,γ;
终端模块

VHDL代码示例

组件检查时钟端口
在StdYLogic中,Y.S.Y.R.
在SdyLogic中,α-yx~*-**-C.*C.
α,α,β,π,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β,β;
端部元件;
信号{Reg,Rg,γ,α,α,π;
信号{ReGy1,α,β,StdLogic;
信号的秩ReGi2 2α:STDYLogic;
信号时钟激活:STDYLogic;

进程(FrRununNealCalm,ReGi1,ReGi2,CcLeabcor,CcLoLunTestTimes)
开始
然后,如果上升沿(FielunnCalice)
α,β,α,β,α,β,β;
α,α,α,β,α,β,β;
如果是;
那么,如果是上升沿(CyLunTestTobe),那么
α,α,α,β,β;
如果是;
终端模块

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提问于 2018-07-27 10:31:23 +0800

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