SPI-3 PHY Layer v5.2 - Virtex-5内核可查看轮询内核的PAR定时故障

问题描述

某些核心配置在Virtex-5中显示轮询内核的PAR定时故障(tx_transfer_control = polled),其中关键路径是块到RAM的输出到输出(输出PTPA)。块RAM位于芯片的左侧,而垫位于右侧(FF嵌入在IOB中)。

具体的时间失败如下:

PAR错误消息:“警告:参数:62 - 您的设计不符合时间安排。”

PAR失败约束:

* TS_tfclk_clk0 = PERIOD TIMEGRP“tfclk_clk | SETUP | -1.426ns | 12.466ns | 1 | 1426

0“TS_TFCLK PHASE 1.502 ns HIGH 50%| HOLD | 0.222ns | | 0 | 0

跟踪报告信息:

时序约束:TS_tfclk_clk0 = PERIOD TIMEGRP“tfclk_clk0”TS_TFCLK PHASE

1.502 ns HIGH 50%;

-------------------------------------------------- ------------------------------

松弛:-1.426ns(要求 - (数据路径 - 时钟路径偏差+不确定性))

来源:spi3_phy_tx0 / core / core_spi3_phy_tx / core_spi3_phy_tx_xst / U0 / tx_flow0 / polled_mode.large_ptpa.tx_flowram0 / bram_table(RAM)

目的地:spi3_phy_tx0 / core / core_spi3_phy_tx / core_spi3_phy_tx_xst / U0 / tx_flow0 / polled_mode.large_ptpa.tx_flowram0 / TPA(FF)

要求:4.808ns

位置延迟类型延迟(ns)物理资源

逻辑资源

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RAMB36_X2Y11.DOADOL0 Trcko_DOA 2.190 spi3_phy_tx0 / core / core_spi3_phy_tx / core_spi3_phy_tx_xst / U0 / tx_flow0 / polled_mode.large_ptpa.tx_flowram0 / bram_table

spi3_phy_tx0 /核心/ core_spi3_phy_tx / core_spi3_phy_tx_xst / U0 / tx_flow0 / polled_mode.large_ptpa.tx_flowram0 / bram_table

OLOGIC_X2Y110.D1 net(fanout = 1)3.483 spi3_phy_tx0 / core / core_spi3_phy_tx / core_spi3_phy_tx_xst / U0 / tx_flow0 / polled_mode.large_ptpa.tx_flowram0 / bram_rd_data

OLOGIC_X2Y110.CLK Todck 0.434 PTPA_OBUF

spi3_phy_tx0 /核心/ core_spi3_phy_tx / core_spi3_phy_tx_xst / U0 / tx_flow0 / polled_mode.large_ptpa.tx_flowram0 / TPA

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总计6.107ns(逻辑2.624ns,布线3.483ns)

(逻辑43.0%,布线57.0%)

解决/修复方法

这可以通过锁定Block RAM的位置和输出引脚彼此靠近来解决。

示例UCF约束:

NET“PTPA”LOC =“AB7”;

INST“* bram_table”LOC = RAMB36_X4Y11;

修订记录

04/27/2009 - 初步发布

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提问于 2018-08-18 20:01:50 +0800

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