如果我的多时钟和时钟域传输设计不再符合时序,该怎么办?之前的版本是7.1版及更高版本

在ispLever 7.1发布之前,对于包含从快速时钟到慢速时钟的时钟域交叉传输的设计,TRACE使用目标(慢速)时钟周期作为约束。

TRACE现在使用快速时钟周期作为约束。

这可能会导致更悲观的计算,这可能会导致TRACE报告文件中报告的fMAX减少。

下面的示例显示了fast_clk(运行在400 MHz)和slow_clk(运行在140 MHz)之间的时钟域传输。

在之前的版本中,TRACE只使用较慢时钟的时钟周期作为约束。在ispLever 7.1和将来的版本中,TRACE计算更快和更慢时钟边沿之间的关系,以计算延迟约束。 先前的版本 通过:

以下路径符合要求

2.580ns
但源时钟“fast_clk”超过1.000ns延迟约束要求3.562ns

逻辑细节:单元类型引脚类型单元/ ASIC名称(时钟网+/-)

来源:FF Q iddr_bt / ud_0(来自fast_clk +)

目的地:sw / rdata_par中的FF数据(到slow_clk +) 延迟:4.479ns(16.5%逻辑,83.5%路由),5个逻辑电平。
约束细节: 4.479ns
物理路径延迟din_IOLOGIC到sw / SLICE_173符合 7.142ns

延迟约束较少

0.083ns DIN_SET要求(总计7.059ns)

2.580ns

物理路径详情: ..... ispLever 7.1及更高版本

错误:

以下路径超出了要求
2.420ns

逻辑细节:单元类型引脚类型单元/ ASIC名称(时钟网+/-)

来源:FF Q iddr_bt / ud_0(来自fast_clk +)

目的地:sw / rdata_par中的FF数据(到slow_clk +) 延迟:4.479ns(16.5%逻辑,83.5%路由),5个逻辑电平。
约束细节: 4.479ns
物理路径延迟din_IOLOGIC到sw / SLICE_173符合 2.142ns

延迟约束较少

0.083ns DIN_SET要求(总计2.059ns)

2.420ns
物理路径详情:

.... 。TRACE中对默认行为的这种增强会导致更严格的约束,如果需要,可以在以后放宽。。要放宽两个时钟网络之间的约束,如果设计允许,请使用以下形式的多周期约束: 。从CLKNET fast_clk到CLKNET的MULTIYCLE慢速7.17 ns;
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提问于 2018-07-27 10:26:47 +0800

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