我使用哪个时钟来采样基于PCS / SERDES的设备中的lsm_status * / ffs_ls_sync_status *信号?如果我使用16位宽的PCS / FPGA接口数据,是否有可能错过lsm_status脉冲?

如果是 LatticeECP2M的 / LatticeECP3的 / 的LatticeSC / M SERDES / PCS QUAD,链路状态机块中的逻辑生成lsm_status * / ffs_ls_sync_status *信号。

该逻辑与RX恢复时钟同步。

单级同步触发器可以将信号同步到TX时钟域,因为lsm_status信号在大多数协议中不会有单周期转换。

例如,在XAUI模式下,根据802.3ae-2002 IEEE规范的图48-7-PCS同步状态图,LSM电路在收到至少4个逗号字符之前不会将lsm_status设置为高电平。

因此,lsm_status将保持低电平至少4个周期(超过知道Comma列通常不会在随机A K R空闲时段中背靠背发生的情况)。

当lsm_status为高电平时,LSM电路不会将lsm_status设置为低电平,直到它收到至少4个连续的无效字符。。因此lsm_status将至少持续4个周期。 。由于lsm_status对于多于一个字节的时钟是高/低(或者直到RX通道RESET被断言),如上面的解释所示,因此不可能错过信号的转换。
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提问于 2018-07-27 10:21:41 +0800

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