我的FPGA中的PLL是否使用25MHz输入时钟,占空比为33%(低)或66%(高)?

大多数莱迪思FPGA中的PLL应使用25 MHz输入时钟正确工作,占空比为33%(低)或66%(高)。检查您正在使用的特定FPGA的数据手册,以确定PLL的工作限制
。。请查看“DC和开关特性”部分下的数据手册,了解PLL工作限制。。输入时钟频率必须在PLL列出的输入频率范围内。占空比未在数据手册中明确列出。。输入时钟不能超过数据手册中给出的最小时钟高或低时间(0.5 ns是典型值)。。将占空比乘以时钟周期以确定输入时钟的高低时间。使用25 MHz(40 ns周期)输入时钟示例,33%低时间为13.2 ns(40 * 0.33),这提供了大量的。数据手册规格的余量为0.5 ns。
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提问于 2018-07-27 10:19:05 +0800

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