格子FPGA允许我驱动主时钟信号也驱动边沿时钟吗?

是的,可以为LaTeCeCp2/M、LaTeCeCp3和LaTICESC/M FPGA器件进行此操作。

如果你有一个主时钟信号,你还想用来驱动一个边缘时钟,使用“PrimaReEdEdGE”首选项。这将确保软件按照您的意愿路由信号。否则,边缘时钟信号可能优先,并且软件将使用本地路由资源来达到剩余逻辑而不是主时钟路由。这种偏好在ISPLPLEVER版本7.1中引入了LATECIECP2/M和LATECIECP3 FPGA家族,并且也适用于LaTICESC FPGA家族。

当使用LaTeCeCp2/M和LaTeCeCp3 FPGA设备时,用一个名为CLKY400 OPLL PLL的信号来表示这种偏好的正确语法如下:
使用主网“CKLY400”PLL;
使用PRIMARE2EDGE网络“CKLY400 OPLL PLL”;

当使用LaTICESC/M FPGA设备时,用一个名为CLKY400 OPLL PLL的信号来表示这种偏好的正确语法如下:
使用PRIMARE2EDGE网络“CKLY400 OPLL PLL”;

在使用ISPLEFIN时,应该使用“当前流程”中的“进程”中的“编辑首选项(ASCII)”选项将此偏好输入*.LPF文件中。当使用菱形软件时,双击文件列表中的文件名,打开*.LPF文件。

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提问于 2018-07-27 10:18:59 +0800

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