在格子装置中,时钟除以2最好的方法是什么?

有几种不同的方法可以将传入时钟信号划分2。

您可以使用在LATECIECP2/M、LATICEXP2和LATICESC/M FPGA设备中提供的内部时钟分频器。LaTiCeCp2/m和LaTigExp2每个都有2个内部时钟分频器(总计),而LATICESC/M对于每一组边缘时钟具有四个内部时钟分频器。这些内部时钟分频器旨在与高速边缘时钟一起使用,所以你最好使用你正在使用的低频时钟信号的内部逻辑。

如果您使用的是旧的格子FPGA产品或格子CPLD产品,您将需要使用内部逻辑来创建分割时钟信号。

下面列出了使用内部逻辑创建分立时钟信号的两种方法:

  1. 您可以创建内部计数器并使用计数器输出之一作为分立时钟信号。这对于创建多个分割时钟输出是有益的。请参阅ISPPLIVE安装文件夹下的示例文件夹,用于Verilog和VHDL创建计数器的例子。
  2. 通过使用下面的Verilog代码示例,可以创建一个内部时钟信号,该时钟信号是输入时钟信号的一半。信号“时钟2”将在输入时钟信号的“CLK”频率的一半。

    总是@(PaseLK CLK或PASEDEST RST)
    一开始
    α,α,β,α,α,α,β,α,α,β,α,β,α,β,α,β,α,β,α,β,α,β,α,β,α,β,α,β,α,β,
    α,α,β,α,β,β2;
    第二、第二、第二、第二、第二、第二、第二章
    α,α,β,β,β;
    一、二、六端

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提问于 2018-07-27 10:18:53 +0800

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