I / O或时钟引脚上输入的最大上升/下降时间是多少?

几乎所有现代FPGA和CPLD器件都使用标准CMOS型输入缓冲器,可以将其视为简单的CMOS反相器。

理想情况下,输入信号总是高到足以完全关闭P沟道晶体管到Vcc,或者足够低以完全关闭N沟道到地。

当信号在低电平和高电平之间切换时,两个晶体管都处于短暂的时间段。

此时间的持续时间与输入的上升或下降时间成比例。长上升/下降时间可能导致输入缓冲器的电流消耗和/或振荡增加。 对于现代基于CMOS的器件,一般规则是在Vil和Vih阈值之间转换约50ns或更快。

某些器件具有可编程输入滞后选项,允许更慢的转换输入缓冲容差。。如下所述,还可以部署设计技术 。输入迟滞在莱迪思CPLD和FPGA器件中 - TN1112 。。
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提问于 2018-07-27 10:11:47 +0800

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