为什么我的仿真显示输出时钟相位相对于PLL中的输入时钟不断变化？

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如果强制模拟器进入错误的时间刻度，则会出现这种现象。
如果在输出上生成带有相移的PLL，并且通过使用“-t”命令将模拟器强制为不正确的时间刻度，则PLL输出时钟的相位可能看起来相对于其PLL输入不断移动。 。要更正此问题，请在模拟命令中删除任何-t指令。。需要遵守或减少默认时间刻度（-t 1fs），以便通过相移正确模拟PLL。