当实现共享单个PLL和DLL的多个RLDRAM II接口时,为什么会出现与CK时钟域相关的时序违规?

当在Quartus®II软件版本11.1SP2中实现Stratix®III或Stratix IV上共享单个PLL和DLL的多个RLDRAM II接口时,CK / DK分析可能会显示应该削减的错误时序违规。由于每个接口为公共时钟缓冲区提供不同的SDC时钟名称,因此会发生错误的时序违规。每个新的时钟名称都会产生一组新的时序路径,这些路径不会被现有的伪路径约束所覆盖。

解决/修复方法

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提问于 2018-08-17 21:07:04 +0800

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