APEX™20K和FLEX®10K器件中的ClockLock™和ClockBoost™电路的电源和接地电源的推荐电路板布局技术有哪些?

对于APEX 20K器件,请参阅AN 115中的“电路板布局”部分:使用APEX器件中的ClockLock和ClockBoost功能

对于FLEX 10K器件,Altera建议如下:

电源噪声(例如接地反弹和V CC下降)直接影响时钟抖动。为避免过度抖动,请使用适当的电源去耦。为确保抗噪声,请将电源和接地的ClockLock和ClockBoost电路的电源和接地电源隔离到器件的其余部分。

使用与VCCINT/GNDINTVCCIO/GNDIO平面分开的专用印刷电路板(PCB)走线为ClockLock电路供电。 VCCINT/GNDINTVCCIO/GNDIO对应使用VCCIO/GNDIO电源去耦电容去耦,该电容应尽可能靠近FLEX 10K器件。 VCC_CKLK/GND_CKLK对应由来自电源的宽的专用PCB走线供电。 VCC_CKLK/GND_CKLK对也应使用VCC_CKLK/GND_CKLK电源去耦电容去耦,该电容应尽可能靠近FLEX 10K器件。将一个100-uF电容放置在ClockLock和ClockBoost电路的电源线进入PCB的位置附近。

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提问于 2018-08-17 21:06:57 +0800

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