为什么我的Stratix读取DQS信号卡在不正确的相移?

在Stratix器件中使用DQS信号时,需要确保配置后FPGA的DLL参考时钟始终有效。这意味着DLL参考时钟需要满足IO标准的VIH和VIL规范。如果DLL参考时钟不满足指定的电压电平,则DLL初始化阶段可能会损坏,从而导致错误的相移值。即使DLL是自校准的,如果计数器基值在初始化期间被破坏,相移的偏移也将是不正确的,除非您重新启动器件,否则无法更新。
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提问于 2018-08-06 16:54:43 +0800

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