Quartus II软件9.1SP1和SP2中的DDR3高性能控制器IP的Registered DIMM(RDIMM)变体是否存在任何已知问题?

是的,在Quartus®II软件和IP版本9.1SP1和9.1SP2的DDR3 RDIMM配置比特流编程到相反的顺序RDIMM模块。要解决此问题,请通过编辑以下部分在生成的HDL文件中的RDIMM_CONFIG_BITS参数中反转比特流:

n 在文件<var> _phy_alt_mem_phy_seq_wrapper.v中
- 行:“localparam RDIMM_CONFIG_BITS =”
ñ
在文件<var> _phy.v中
-
行:<var> phy_alt_mem_phy_inst.RDIMM_CONFIG_BITS =“
例如,如果RDIMM_CONFIG_BITS =“00000000101011010000000000000000000000000000000000000000000000000000”
它需要被修改为RDIMM_CONFIG_BITS =
“0000000000000000000000000000000000000000000000001011010100000000”
这将在Quartus II软件的未来版本中修复。
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提问于 2018-08-06 16:52:51 +0800

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