错误(10170):附近文本“生成”时的Verilog HDL语法错误;期望“结束”,或标识符(“生成”是保留关键字)或顺序语句

如果您的设计对嵌套循环使用额外的generate / endgenerate语句,则可能会出现此错误。较旧版本的Quartus®II软件错误地接受了Verilog HDL设计文件中的嵌套生成/生成语句。从版本6.0开始的Quartus II软件正确地将嵌套的generate / endgenerate语句标记为错误。

如果循环中有循环,则只需要一个生成/生成对,如下面的示例所示,它反转总线中的位。

genvar i,j;

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提问于 2018-08-06 16:52:21 +0800

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