为DDR / DDR2高性能(HP)控制器生成VHDL文件时,为什么会看到Verilog文件?

出于综合的目的,HDL始终以Verilog生成。为了进行仿真,我们为VHDL用户生成了<variation_name> _phy.vho的simgen模型。

从Quartus II软件7.2开始,IP Megawizard中的仿真选项卡在生成仿真模型时没有为该语言提供选项,仿真模型使用与顶级文件相同的语言生成。

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提问于 2018-08-06 16:51:26 +0800

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