编译设计时出现VHDL use子句错误

当用户尝试配置某些导致不同端口列表的IP时,会触发此问题。在这种情况下,Qsys Pro在同一系统生成目录下生成VHDL包装器文件。

例如,如果从IP目录向Qsys Pro系统添加两个reset_bridge ,并配置一个使用重置请求信号,另一个不使用重置请求信号。为综合或仿真选择“生成VHDL”时。您可以发现在系统生成目录下生成了两个文件。当您尝试编译它时,您会收到以下错误:xxx VHDL use clause error at : VHDL design library does not contain primary unit xxx。

解决/修复方法

生成Verilog而不是VHDL。

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提问于 2018-08-06 16:50:12 +0800

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