JESD204B的核心编译期间的严重警告IP核设计示例仅适用于L = 8配置:多个ATX PLL实例的最小间隔

当您使用L = 8配置生成JESD204B设计示例时,在Quartus编译设计示例期间,您将遇到以下严重警告:

Critical Warning (18234): ATX PLLs < module name 1 > and < module name 2 > are < 0 > ATX PLLs apart. ATX PLLs with VCO frequencies within 100 MHz of each other must be separated by < 3 > or more ATX PLLs. The < 3 > or more intervening ATX PLLs can be operated at different VCO frequencies. Modify the ATX PLLs location constraints in the Assignment Editor to make ATX PLLs at least < 3 > ATX PLLS apart.

解决/修复方法

要在非绑定模式下继续使用收发器,请在非连续存储区中重新分配串行数据引脚,以满足ATX PLL的最小间距要求。对于绑定模式,在xN绑定配置中使用单个ATX PLL为两个存储区中的收发器通道提供时钟。

此问题将在以后的版本中修复。

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提问于 2018-08-06 16:49:03 +0800

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