严重警告:_pin_map.tcl:无法找到引脚的PLL时钟mem_if | controller_phy_inst | memphy_top_inst | umemphy | uread_datapath | read_valid_predict [0] .qvld_rd_address [0]

您将获得以上的Quartus®II软件版本10.0SP1提到的警告和更早版本,如果你已经instantited <实例> _example_top.v在设计中主从UniPHY的控制器。

主站和从站<instance_name> _example_top.v中缺少pll_dqs_ena_clk信号,这将导致fitter报告中出现严重警告。

要避免上述严重警告,应将pll_dqs_ena_clk端口添加到<instance_name> _example_top.v文件中为主模块和从模块实例化的<instance_name>。

例如,在顶级设计中添加端口pll_dqs_ena_clk,如下所示:

ddr2 mem_if(

.pll_ref_clk(pll_ref_clk),

//当PHY是PLL / DLL主机时,这些输出可以与芯片的其他组件共享

//当PHY是PLL / DLL从器件时,这些将是来自下面的PLL / DLL实例的输入

.pll_afi_clk(pll_afi_clk),

.pll_addr_cmd_clk(pll_addr_cmd_clk),

.pll_dqs_ena_clk(pll_dqs_ena_clk),//已添加

.pll_mem_clk(pll_mem_clk),

.pll_write_clk(pll_write_clk),

.pll_avl_clk(pll_avl_clk),

.pll_config_clk(pll_config_clk),

.pll_locked(pll_locked),

.dll_delayctrl(dll_delayctrl),

);

Quartus II软件10.1中已修复此问题。

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提问于 2018-08-06 16:48:18 +0800

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